循环码crc，循环码求生成矩阵

Cyclone系列FPGA是Altera于2002年12月发布的一款低成本、高速FPGA，采用0.13m全铜1.5VSRAM工艺，容量是之前低成本FPGA系列的四倍，容量为1,000 个逻辑。每单位(LE) 的批量大小成本低于1.50 美元。 Altera还计划在2005年初推出基于90nm制造工艺的第二代CycloneII系列FPGA，成本更低，功能更强大。

Cyclone系列FPGA经过成本优化，拥有多达20,060个逻辑单元和288K位RAM，以仅为竞争对手FPGA一半的成本提供强大的功能，实现了低成本结构和多种器件组合。 Cyclone FPGA 能够实现完整的可编程芯片系统(SOPC) 解决方案，非常适合大容量应用，并为目前使用中小型ASIC 应用的下一代产品提供低成本解决方案。

当然，由于Cyclone器件的成本很低，内部结构肯定会存在一些缺陷，这会给设计者带来一些不便。

根据我们的经验，Cyclone器件的M4KRAM块不能被分成小模块，所以即使你只使用M4K中的1位空间，这个M4K的剩余空间也无法重用，资源太大。这是一种浪费。 Cyclone器件中内部锁相环的性能不是很好。只能进行一些非常简单的分频因子的频率合成和锁相，这与Cyclone器件内部锁相环的性能相差甚远。 APEX和Statix系列；Cyclone器件内部没有集成LVDS专用收发模块，需要内部锁相环才能使用LVDS接口，非常不方便。 Cyclone 器件内可用的资源。

Cyclone系列FPGA支持多种配置方式，包括ActiveSerial配置模式、PassiveSerial配置模式、边界扫描（JointTestActionGroup）配置模式。主动串行配置模式是一种新的配置模式，允许使用低成本串行配置器件，显着降低成本和电路板空间。

此外，Cyclone系列FPGA还可以接收压缩的配置比特流并实时解压缩，显着减少配置文件存储空间和芯片配置时间。 Cyclone 系列FPGA 使用SRAM 单元来存储配置数据。由于SRAM存储器是易失性的，因此每次系统上电时都必须将配置数据下载到FPGA，而Cyclone系列FPGA可以使用AS、PS、JTAG或这些接口的组合进行下载和配置。

通过将FPGA 的MSEL1 和MSELO 引脚设置为高(1) 或低(0) 来选择器件配置方案。将MSEL1 和MSELO 设置为“00”启用AS 模式，“01”启用PS 模式，设置“00”或“01”启用JTAG 样式配置。

在与中国普天集团西安蓝牙通信有限公司的合作项目中，Cyclone器件EP1C3T144C8的配置电路采用AS和JTAG两种配置方式，配置芯片采用EPCS1。

Cyclone系列FPGA必须使用Altera的QuartosII3.0或更高版本进行开发。 Quartos软件具有完全集成的可视化设计环境，易于学**和使用，还具有行业标准的EDA工具界面，并且可以在多种操作平台上运行。

对于有限域除法电路，除法通常是通过将其转换为乘法电路来实现的，这需要使用反转运算。逆运算包括基于欧几里得算法的逆运算、基于费马定理的逆运算和基于查找表的逆运算。但前两者分别采用欧氏算法和循环移位，迭代次数较多。因此延迟较大，不适合对实时性要求较高的场合。

考虑到使用的是Altera的Cyclone系列FPGA，其内部嵌入了可用作查找表的RAM块，因此GF(28)的存储容量不是很大，可以接受。该设计采用基于查找表的反转操作，电路结构是在执行乘法操作之前完成反转操作。 ROM 设计期间不需要时钟控制。这个解决方案的速度非常快。仿真表明延迟在可接受的范围内。这样，反转和乘法运算就在一个时钟周期内完成，逻辑上也充分利用了FPGA的优势，提高了芯片与单元和ESB块的资源利用率。

RS(255，239)编码电路主要由运算单元和控制单元组成。 m用于节省硬件资源。 2. 120编码电路的对称性使您在电路设计时可以省略一半的有限域乘法器，计算单元有两种： 有限域乘法1 加法1 存储（molt-add-dff） 控制模块为由存储（add-dff）单元和add-1存储单元组成。用于控制门，实现信息位和校验位的输出切换。

在时域RS解码中，计算出伴随多项式后，求解伴随多项式形成的重要方程是整个RS解码的核心部分，而这部分是计算最密集的资源，其结构直接影响整体解码性能。求解重要方程的经典算法主要有BM（Berlekamp-Massey）算法和Euclid算法。 BM和Euclid算法涉及大量的变量存储、复杂的逻辑控制和许多有限域划分。众所周知，有限域除法在硬件上实现起来比较困难，消耗的资源较多，因此其应用受到一定的限制。

有人提出了一种改进的欧几里得算法，整个过程中只允许进行一次有限域求逆运算。改进的Euclid算法显着减少了计算量，与BM算法相比需要几乎相同的计算量，并且可以同时获得误差定位多项式和误差值多项式的优点。在文献中，Shao等人详细介绍了改进的Euclid算法的VLSI实现结构，该结构有助于使用脉动阵列结构实现管道设计。它由2t级联的处理单元（ProcessingElement）组成，消耗大量资源。

为此，Young-JinLin等人提出了一种由循环移位寄存器和运算单元组成的最小化改进的Euclid算法结构，根据算法的特点将奇数和偶数迭代相结合。该单元仅由8个有限域乘法器和4个有限域加法器组成，大大减少了计算单元和占用资源。

但这种结构的缺点是寄存器之间的关键路径过长，限制了解码器内部工作频率的提高，不适合高速数据通信和存储系统。为了进一步提高解码器的工作频率，我们对这两种实现结构进行了深入的研究，并根据这两种实现结构的优缺点，创建了欧几里得算法流水线的最小化和改进的实现结构。我提议。同时，内部工作时钟频率显着提高，克服了上述两种结构的缺点，使其适合高速数据通信应用。

改进的Euclid算法的计算过程揭示了其循环迭代的两个特点。首先，经过奇数次循环后，R(x)和Q(x)的次数相等。 R(x)}=deg{Q(x)}，偶数周期后，deg{R(x)}

因此，可以将奇偶迭代运算结合起来，在两个循环后更新多项式的系数，并在经过算子后通过循环移位来更新系数。但合并后，计算单元的最长路径上会出现两个有限域乘法和加法计算模块，这会显着增加数据传输延迟并导致系统运行时钟频率降低，因此需要额外的模块。它成为了。第一级寄存器实现了流水线结构，允许数据在计算单元内以流水线方式进行处理，从而提高系统工作时钟或降低相同工作时钟下的设备功耗可以显着降低。频率。当然，这会增加每次迭代的时钟延迟，但对于高速数据传输来说，这种延迟不会产生重大影响。

如图所示，上一个模块完成计算误差值多项式的功能，下一个模块计算误差位置多项式。 (ao}bo) 和(like bo) 分别是R(x)Q(x) 的最高项系数。当Q(x) 的所有前t 阶系数都变为0 时，算法终止。模块中的运算单元都是有限域上的乘法和加法运算。本人提出的最小化改进的Euclid算法流水线实现结构，可以显着降低RS解码器VLSI实现中Euclid算法对硬件资源的占用，同时消除Euclid算法模块在提高运行频率时的瓶颈。变成。 RS解码器。

采用Quartos II软件对Alters的Cyclone系列器件进行逻辑综合和功能仿真，占用968个逻辑单元，最大内部时钟工作频率为204.79MHz，最小化和改进的流水线结构，未采用Euclid算法，最大内部时钟工作频率为204.79MHz。模块时钟工作频率为133.33MHz，提升53.6%，提升效果明显。基于FPGA的最小化改进的Euclid算法实现电路由循环移位寄存器、运算单元和控制模块组成。

中国普天集团西安蓝牙通信有限公司的无线扩频设备WTX系列（包括WTX5.8-035、D、Q系列）工作在5.725~5.850GHz扩频专用频段。光谱。国家无线电委员会规定的通信，容量分别为1X2Mb/s、2X2Mb/s、4X2Mb/s，满足相关技术规范，直接序列扩频、锁相环解扩和纠错，采用编码技术，影响力强反抗。具有抗干扰能力，不会干扰其他微波系统。它可以用于数字蜂窝移动通信基站之间的传输通道，也可以用于计算机局域网互连系统，还可以用于传输数据、图像、数据。语音集成服务。既可用于点对点传输，又可用于点对多点传输，广泛应用于军事和民用通信领域。

该设备的技改项目是开发前向信道差错控制模块，将信息处理速度从二级群速率E2=8.448Mbits/s提高到三级群速率E3=34.368Mbits/s。保证微波通道的数据误码率要求。该项目采用基于FPGA的高速RS编解码器和卷积交织器来实现前向通道的误码控制方案，与现有设备中使用的卷积码相比，系统性能得到显着提高，误码率显着降低，并取得了较好的结果。

编码和解码模块：处理的基带信息有两种类型。一是业务数据。信息速率34.368Mbits/s}TTL电平，NRZ码，时钟34.368MHz}20ppm，发送时时钟由用户终端提供，接收时时钟由编解码模块提供给用户终端。三路辅助服务数据。每个通道的数据速率为64Kbits/s，编解码模块提供8K帧同步信号。编解码模块内的数据汇聚模块对业务数据库基带接口和辅助数据库基带接口进行数据汇聚，共享编解码。

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