esd静电泄放路径，静电esd量测

我一直想讲一下ESD理论，这是一个非常经典的理论。然而，所有理论都是相互关联的，需要尽早理解该理论才能被接受。

1.静电放电

ESD: 静电放电首先我们来解释一下什么是静电放电（ESD: Electrostatic Discharge）。这是由于过大的电应力而损坏电子元件和集成电路系统的主要原因。由于静电的瞬时电压通常非常高（数千伏），因此这种损坏是灾难性的、永久性的，导致电路直接烧毁。因此，防止静电损坏是所有IC设计和制造中的首要问题。静电通常是由人类引起的。在生产、装配、测试、储存、运输等过程中，静电会在人员、设备、设备上积聚。静电也可能积聚在部件本身上。当这些带电物体接触时，就会形成放电路径，静电放电瞬间损坏电子元件和系统（这就是为什么过去修电脑的人必须戴静电环的原因）。为了防止芯片被静电损坏，云中储存的电荷会瞬间冲破云层，引发猛烈的雷暴，类似于撕裂大地，这种情况经常发生在白天到来的时候。这是因为空气中的湿度容易形成导电路径。

那么如何预防静电损害呢？首先当然是通过改变环境来减少静电来源（减少摩擦、少穿羊毛衫、控制温度和湿度等）当然，这不是今天讨论的焦点。今天我们要讲的是如何在你的电路中加入保护电路，以便你的电子元件和系统在户外发生静电时能够保护自己免受静电损坏（实际上，我们会安装避雷针）。这也是很多IC设计者和制造商面临的最大问题。许多公司都有专门从事ESD 设计的团队。今天我们将从最基本的理论开始，逐步讲解ESD防护的原理和注意事项。你会看到PN 提到的内容。使用了所有以前的结/二极管、晶体管、MOS 管和折回器。上一节我们在讲解PN结二极管原理时提到，二极管具有正向导通、反向阻断的特性。如果反向偏压继续增加，就会发生雪崩击穿并发生导通。这称为钳位二极管（clampdiode）。 ）。 ）。这正是静电防护设计所需的理论基础，利用这种反向阻断特性，在正常工作时保持旁路断开，在外部静电存在的情况下，旁路二极管会发生雪崩击穿，旁路通路可以保护内部电路或网格（类似于家里水槽上的溢流口，以防止水龙头关闭并淹没整个浴室）。那么，我的问题是，如果保护电路出现故障，它会完全停止工作吗？这是一次性的事情吗？答案当然是否定的。 PN结击穿有两种类型：电击穿和热击穿，电击穿是指雪崩击穿（低浓度）和齐纳击穿（高浓度），而这种电击穿主要是由负载引起的。由于它是一对电子和空穴（电子和空穴），因此可以将其恢复。然而，热损伤无法恢复，因为硅（Si）会因热量积累而熔化和燃烧。因此，通电时需要控制电流，但一般会串接一个高阻的保护二极管。你能猜一下为什么ESD区域不能形成硅化物吗？请解释一下原理。这种情况下，ESD通常是放置在芯片输入端焊盘旁边，而不是放置在芯片内部，因为外部静电必须尽快排出。如果放在内部，可能会延迟（关注我们。我们之前拆解的芯片PAD旁边有一个二极管。还有两级ESD，实现双重保护。

2. ESD原理及测试部分

4种测试方法：人体放电模式，

机械放电模式、元件充电模式、电场感应模式在讲解ESD的原理和过程之前，我们先讲解一下ESD的标准和测试方法。一般来说，根据静电产生的方式，有四种测试方法。电气和电路损坏模式：人体放电模式（HBM: 人体模型）、机械放电模式（机器模型）、元件充电模式（CDM: 充电器件模型）、电场感应模式（FIM: 场感应模型） ，业界通常采用前两种模式（HBM、MM）进行测试。

1、人体放电模型（HBM）------------------------人体摩擦产生的电荷与电荷突然碰撞当然，在秋天，当你与他人接触时，经常会触电，从而导致芯片烧毁。业界也有HBM的ESD标准（MIL-STD-883C方法3015.7，等效人体电容100 pF，等效人体电阻1.5 Kohm）或国际电子工业标准（EIA/JESD22-A114-A）的痕迹。 有。这取决于您想遵循哪一个。 MIL-STD-883C 方法3015.7 规定，2kV 以下的电压为1 类，2kV 至4kV 之间的电压为2 类，4kV 至16kV 之间的电压为3 类。

2.机械放电模式（MM）------------------------ 当然，机器（机器人等）运行时产生的静电也随之而来接触到它.用别针固定芯片。当引脚释放时，二级标准为EIAJ-IC-121 Method 20（或标准EIA/JESD22-A115-A），等效机械电阻为0（因为是金属），电容仍为100pF。由于机器是金属的，电阻为零，所以放电时间很短，大约在ms或us之间。但更重要的问题是，由于等效电阻为0，电流如此之大，即使是200V MM放电也比2kV HBM放电危害更大。此外，机器本身有许多相互连接的电线，这可以防止电流随时间变化。 ESD测试方法与FAB的GOI测试类似，指定一个引脚，施加ESD电压一段时间，然后返回测试电气特性，看是否损坏。在固定时间内再增加一步ESD 电压，然后测量电气特性并重复直至失效。此时的击穿电压就是ESD击穿的临界电压（ESD击穿阈值电压）。通常，向电路施加电压三次(3 zap)。为了缩短测试周期，起始电压通常为标准电压ESD 阈值的70%。每级可根据需要调整为50V或100V。

(1). 应力数=3 zaps（最坏情况为5 zaps） (2). 应力阶跃VESD=50V(100V)（当VZAP=1000V 时）

对于VZAP 1000V，VESD=100V(250V, 500V)(3). VZAP start=平均ESD 失效阈值(VESD) 的70% 另外，每个芯片都有大量引脚，因此一个引脚是否要一次测试一个？因此，I/O引脚测试（输入和输出引脚）、引脚对引脚测试、Vdd-Vss测试（输入到输出）以及模拟引脚的一些组合。它分为

1. I/O 引脚： ------------------------------ 对输入和输出引脚进行ESD 测试。每个电荷都有正电荷和负电荷，因此有四种组合：输入+正电荷、输入+负电荷、输出+正电荷、输出+负电荷。测试输入时，输出和所有其他引脚都是浮动的，反之亦然。

2、Pin-to-Pin测试-------------------------- 静电放电发生在引脚之间，形成回路，往往次数过多两个引脚的组合进行测试，因此如果任何I/O 提供影响整个电路的电压，则应首先检查VDD/改进版本使用特定I/O，因为它需要经过Vss。 /O 引脚当施加正或负ESD 电压时，输入和输出同时浮动，而所有其他I/O 一起接地。

3. Vdd 和Vss 之间的静电放电------------------------ 只需连接Vdd 和Vss 即可关闭所有I/O。Masu。浮动连接（浮动）以允许静电在Vdd 和Vss 之间通过。

4、模拟端子放电测试------------------一个模拟电路包含许多差分对和运算放大器（OP AMP）。）两者都有两个输入引脚，并且需要单独进行ESD测试，以防止其中一个被损坏以及差分比较或计算失败，但当然只测试这两个引脚；所有其他引脚都是悬空的。

关于ESD 原理和测试就讲这么多。现在我们来谈谈流程和设计元素。

3、工艺与设计

静电放电防护可以从FAB侧工艺来解决。

也可以从IC设计方面的版图来设计，但随着摩尔定律不断缩小，器件尺寸会变小，结深度会变浅，GOX会变薄，这样就会减少静电损坏的情况发生。随着事情变得越来越容易，在Advance工艺中，由于硅化物的引入，静电损伤变得更加严重，因此几乎所有芯片设计都必须克服静电损伤问题。

静电放电保护可以从FAB侧的工艺解决，也可以从IC设计侧的布局设计，因此您知道您的工艺中有ESD选项层，或者您的设计规则中有ESD设计规则。比如，让顾客选择。当然，有些客户也通过基于SPICE模型电气特性的布局来设计ESD。

1.制造过程中的ESD------------------------改变PN结或改变PN结的负载电阻；仅取决于ESD_IMP和使用非硅化物或串联电阻来改变PN结的负载电阻。 1）源极/漏极ESD注入：我们的LDD结构可以很容易地在栅极多晶硅的两侧形成两个浅结，并且该浅结的尖锐电场相对集中；因此，此类LDD的尖角相对较集中。由于栅极边缘电场的强烈影响，其对ESD 放电(1kV) 的抵抗力较差。 I/O 端口容易受到ESD 损坏。因此，根据这个理论，需要一个没有LDD的单独器件，但需要单独的ESD注入来创建更深的N+_S/D。这样可以将尖角倒圆并远离表面，从而明显提高ESD 破坏能力(4kV)。然而，在这种情况下，这个额外的MOS的栅极必须很长，以防止穿通，并且由于器件不同，因此必须单独提取器件的SPICE模型。

2）接触孔ESD注入：在LDD器件的N+漏极孔下方钻P+硼。其深度应超过N+漏极（漏极）的深度，这样可以提高原漏极的耐压。 （8V 至6V），因此您可以在LDD 尖角击穿发生之前将漏极和栅极击穿远离漏极击穿，以保护漏极和栅极击穿。因此，这种设计允许器件尺寸保持不变，MOS结构保持不变，因此不需要重新提取SPICE模型。当然，这种智能是用在非硅化物工艺中的。否则，将无法进行接触和注射。 3）SAB（SAlicide Block）：通常采用硅化物/SAlicide工艺来降低MOS的布线电容，但在输出端工作时，器件的负载电阻较低，并且位于LDD和栅极结构之间。由于它们很容易被破坏，因此通常使用SAB（SAlicide Block）掩模来阻挡输出级MOS 中硅化物/自对准硅化物的ESD 电压。添加RPO 光层以避免硅化物形成会增加成本，但允许ESD 电压从1kV 增加到4kV。

4）串联电阻法：这种方法不需要额外的光掩模，是最经济的。原理与第三种（SAB）加电阻方法类似。我特意串联了一个电阻（例如Rs_NW，或者HiR等），这也实现了SAB方法。

2.设计中的ESD-------------------------这完全取决于设计者的努力。一些公司已经提供了设计规则。有了解决方案，客户只需按照图纸操作即可。如果没有解决方案，客户别无选择，只能求助于设计师。许多设计规则表明这只是指南/参考，而不是保证。通常，栅极/源极/体短路在一起，漏极结放置在I/O 端以承受ESD 浪涌电压。 NMOS称为GGNMOS（Gate-Grounded NMOS），PMOS称为GDPMOS（Gate-to-Drain PMOS）。以NMOS为例，栅极关闭，源极/bulk PN结原本短路至0偏置，但当输入/输出端施加较大电压时，漏极/bulk PN结短路。引起雪崩击穿，瞬间向Bulk施加很大的电压，Bulk/Source的PN由于电流与衬底电阻之间的电位差而变成正向偏压，这个MOS的寄生水平NPN管变成放大区（发射结正向偏置，集电极结反向偏置，因此表现出快速恢复特性并起到保护作用。 PMOS 的推导类似。

看似简单的原则，但设计的本质（诀窍）是什么？如何触发BJT？如何维持snapback？如何支持HBM2KV或4KV？如何触发？需要足够的板电流，所以后来发展了多指并联结构（多指）。然而，这种结构的主要技术问题是，由于基极区的宽度增加，放大倍数减小，导致快速返回导通困难。此外，随着手指数量的增加，均匀导通每个手指变得困难，这也是ESD设计的瓶颈。

如果你想改变这个问题，大概有两种方法可以做到（因为触发是电压，电压的提升要么是电阻，要么是电流）： 1. 使用SAB（SAlicide-Block）在上面形成一个高电阻。 O漏极：非硅化物区域增加漏极阻挡电阻，使ESD电流分布更加均匀，从而提高放电能力；2.P-ESD（内部拾取imp，上述接触孔P+ESD imp之类）。 ），将P+放在N+漏极下方，可以降低漏极雪崩击穿电压，更快获得更大的雪崩击穿电流。关于回弹ESD，我想与您分享两个小常识。

1）一般认为NMOS具有更好的snapback特性，但实际上PMOS很难具有snapback特性，而且PMOS一般比NMOS具有更好的ESD抗特性。 HCI效应的主要原因是NMOS击穿时会产生迁移率非常高的电子，因此当Isub较大时很容易使bulk/source正向导通，但PMOS则很难。

2）触发电压/保持电压：的触发电压当然是前面提到的snapback的第一个拐点（拐点），即寄生BJT的击穿电压，并且必须在BVCEO和BVCBO之间。保持电压是为了使snapback保持在导通状态，但如果不闩锁，就会发生二次击穿（热击穿）并发生损坏。另一个概念是二次击穿电流。进入闩锁后，I^2*R 的热量迅速增加，硅熔化。这是为了限制电流。您可以控制W/L 或添加更高的电流限制。最简单、最常用的方法是增加漏极距离/增加SAB距离（ESD规则中的常用方法）。

3.门耦合ESD技术------------------------- 我们讨论了多指ESD设计的瓶颈。就是车削加工的均匀性。假设有10根手指。如果发生ESD 放电，这10 个手指可能不会同时导通（通常是由于击穿）。通常只需要两个或三个手指来引导。这是由于布局造成的。虽然我们不能保证每个手指的相对位置和导线的方向完全相同，但是当这两个或三个手指导通时，ESD电流将集中在这两个或三个手指上，其他手指将保持原样。由于它保持闭合状态，ESD 保护仅相当于2-3 个手指，而不是10 个手指。这是尽管元件尺寸增大，但ESD 保护能力却没有按预期提高的主要原因。增加的面积并没有提供预期的ESD 增强效果。怎么办呢？其实很简单，要降低Vt1（触发电压），可以增加流到栅极的电压，让板子先导通，而不是击穿，预导通，降低板子电流。就会产生。导电状态允许每个手指承受ESD 电流并提供真正的大面积ESD 效果。然而，这种GCNMOS ESD设计的缺点之一是，当沟道导通时，会产生电流，容易导致栅极氧化层击穿。因此，这不是一个好的ESD 设计解决方案，并且有源区域越小，就越难理解，因为随着有源区域变大，栅极电压的影响不太可能恢复。

4.另一种复杂的ESD保护电路----------------------可控硅（SCR:硅控整流器）。这是我之前用过的。前面提到的CMOS的寄生PNPN结构会导致快速回退和闩锁，并通过ON/OFF来保护电路，因此可以利用上一篇文章中抑制闩锁的因素来做到这一点。不过，这只能应用于布局，不能应用于流程。否则，闩锁将再次失败。最后，ESD设计的学问太深了。我来这里是为了向FAB 人员介绍一些想法，以帮助传播这门科学。基本上，ESD解决方案包括：电阻分压器、二极管、MOS、寄生BJT、SCR（PNPN）结构和其他方法。还有，ESD不仅与设计有关，还与FAB工艺有关，但我对此了解不多，所以不太明白。

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