esd定义是什么，esd的意思

我一直想讲一下ESD理论，这是一个非常经典的理论。不过，这个理论太强大了，所以如果你不明白前面的设备理论，就不要浪费时间读这篇了。所有的理论都是相互关联的，如果你画不出鸡蛋，你就注定画不出大卫。

静电放电(ESD: 静电放电) 是造成任何电子元件或集成电路系统过大电应力(EOS: 电气过应力) 损坏的主要原因。由于静电的瞬时电压通常非常高（数千伏），因此这种损坏是灾难性的、永久性的，导致电路直接烧毁。因此，防止静电损坏是所有IC设计和制造中的首要问题。

静电通常是由人类引起的。在生产、装配、测试、储存、运输等过程中，静电会在人员、设备、设备上积聚。静电也可能积聚在部件本身上。当这些带电物体接触时，就会形成放电路径，静电放电瞬间损坏电子元件和系统（这就是为什么过去修电脑的人必须戴静电环的原因）。为了防止芯片被静电损坏，云中储存的电荷会瞬间冲破云层，引发猛烈的雷暴，类似于撕裂大地，这种情况经常发生在白天到来的时候。这是因为空气中的湿度容易形成导电路径。

那么如何预防静电损害呢？首先当然是通过改变环境来减少静电来源（减少摩擦、少穿羊毛衫、控制温度和湿度等）当然，这不是今天讨论的焦点。今天我们要讲的是如何在你的电路中加入保护电路，以便你的电子元件和系统在户外发生静电时能够保护自己免受静电损坏（实际上，我们会安装避雷针）。这也是很多IC设计者和制造商面临的最大问题。许多公司都有专门从事ESD 设计的团队。今天我们将从最基本的理论开始，逐步讲解ESD防护的原理和注意事项。你会看到PN 提到的内容。以前的结/二极管、三极管、MOS管，都用过.

我们在上一篇讲解PN结二极管原理时，提到过二极管具有正向导通、反向阻断的特性（如果不记得了，请跳到上一课程）。如果反向偏压继续增加，就会发生雪崩击穿。 ）导通，称为钳位二极管（clamp）。这正是静电防护设计所需的理论基础，利用这种反向阻断特性，在正常工作时保持旁路断开，在外部静电存在的情况下，旁路二极管会发生雪崩击穿，旁路通路可以保护内部电路或网格（类似于家里水槽上的溢流口，以防止水龙头关闭并淹没整个浴室）。那么，我的问题是，如果保护电路出现故障，它会完全停止工作吗？这是一次性的事情吗？答案当然是否定的。 PN结击穿有两种类型：电击穿和热击穿，电击穿是指雪崩击穿（低浓度）和齐纳击穿（高浓度），而这种电击穿主要是由负载引起的。由于它是一对电子和空穴（电子和空穴），因此可以将其恢复。然而，热损伤无法恢复，因为硅（Si）会因热量积累而熔化和燃烧。因此，通电时需要控制电流，一般会串接一个高阻的保护二极管。你猜猜为什么ESD区域不能形成硅化物吗？理论解释那么ESD通常位于焊盘旁边位于芯片的输入端，但不在芯片内部，因为外部静电需要尽快排出。放在内部会造成延迟（跟我来，我们刚刚拆解的芯片PAD旁边有一个二极管。还有两级ESD，实现双重保护。

在讲解ESD的原理和流程之前，我们先来讲解一下ESD的标准和测试方法，根据静电产生的方式和对电路的损坏方式的不同，通常分为四种测试方法： 人体放电（HBM:人体模型）、机械放电模式（机器模型）、元件充电模式（CDM:充电器模型）和场感应模式（FIM:场感应模型），但业界通常使用前两种模式。测试（HBM、MM）。

人体放电模型（HBM）

当然，人体摩擦产生的电荷会突然与芯片释放的电荷碰撞，导致芯片烧毁失效，当人与周围的人接触时，就会导致触电。他们。这种事经常发生。秋天。业界也有HBM的ESD标准（MIL-STD-883C方法3015.7，等效人体电容100 pF，等效人体电阻1.5 Kohm）或国际电子工业标准（EIA/JESD22-A114-A）的痕迹。 有。这取决于您想遵循哪一个。 MIL-STD-883C 方法3015.7 规定，2kV 以下的电压为1 类，2kV 至4kV 之间的电压为2 类，4kV 至16kV 之间的电压为3 类。

机械放电方式（MM）

当然，机械（机器人等）运动产生的静电会在引脚接触芯片时消散。半标准是EIAJ-IC-121 Method 20（或标准EIA/JESD22-A115）。 -A)，等效机械电阻为0（因为是金属），电容仍为100pF。由于机器是金属的，电阻为零，所以放电时间很短，大约在ms或us之间。但更重要的问题是，由于等效电阻为0，电流如此之大，即使是200V MM放电也比2kV HBM放电危害更大。此外，机器本身有许多相互连接的电线，这可以防止电流随时间变化。

ESD测试方法与FAB的GOI测试类似，指定一个引脚，施加ESD电压一段时间，然后返回测试电气特性，看是否损坏。在固定时间内再增加一步ESD 电压，然后测量电气特性并重复直至失效。此时的击穿电压就是ESD击穿的临界电压（ESD击穿阈值电压）。通常，向电路施加电压三次(3 zap)。为了缩短测试周期，起始电压通常为标准电压ESD 阈值的70%。每级可根据需要调整为50V或100V。

(1). 应力数=3 zaps（5 zaps，最坏情况）

(2). 强调步骤

当VZAP=1000V时，VESD=50V(100V)

对于VZAP 1000V，VESD=100V（250V、500V）

(3). 起始VZAP=平均ESD 故障阈值(VESD) 的70%

此外，每个芯片都有大量的引脚，因此无论您一次测试一个引脚还是多个引脚的组合，您都可以执行I/O 引脚测试（输入和输出引脚）、引脚对引脚测试、Vdd - Vss 测试（输入到输出），模拟引脚。

1. 输入/输出引脚

它对每个输入和输出引脚进行ESD测试，电荷分为正负，因此有四种组合：输入+正电荷、输入+负电荷、输出+正电荷、输出+。负电荷。测试输入时，输出和所有其他引脚都是浮动的，反之亦然。

2. 引脚对引脚测试

静电放电发生在引脚之间并形成环路，但如果两个引脚的组合太多而每次测试时，I/O 供电电压必须首先通过VDD/Vss，因此为了给整个电路供电，改进版本使用了特定的I/O 引脚添加正或负ESD 电压，而所有其他I/O 一起接地，而输入和输出同时浮动。

3.Vdd和Vss之间的静电放电

静电放电发生在引脚之间并形成环路，但如果两个引脚的组合太多而每次测试时，I/O 供电电压必须首先通过VDD/Vss，因此为了给整个电路供电，改进版本使用了特定的I/O 引脚添加正或负ESD 电压，而所有其他I/O 一起接地，而输入和输出同时浮动。

4、模拟终端放电测试

许多模拟电路差分对和运算放大器(OP AMP)都有两个输入端，因此需要单独进行ESD测试，以防止由于一个输入端损坏而导致差分比较和操作发生故障。这两个输入端引脚，所有其他引脚悬空。

关于ESD 原理和测试就讲这么多。现在我们来谈谈流程和设计元素。随着摩尔定律进一步缩小，器件尺寸变得越来越小，结深度变得越来越浅，GOX变得越来越小并且更容易被静电破坏，而Advance工艺的引入，静电击穿也变得更加尖锐，所以几乎每一个芯片设计都必须克服静电击穿问题。

静电放电保护可以从FAB侧的工艺解决，也可以从IC设计侧的布局设计，因此您知道您的工艺中有ESD选项层，或者您的设计规则中有ESD设计规则。比如，让顾客选择。当然，有些客户也通过基于SPICE模型电气特性的布局来设计ESD。

1.制造过程中的ESD

请更换PN结或改变PN结的负载电阻。 PN结变化仅取决于ESD_IMP。要改变PN 结的负载电阻，请使用非硅化物或串联电阻。

1) 源极/漏极ESD 注入

我们的LDD结构可以很容易地在栅极多晶硅的两侧形成两个浅结，并且这个浅结的尖锐电场相对集中，并且由于浅结相对靠近栅极，所以在栅极边缘的电场栅极是尖角的，此类LDD 对ESD 放电的抗扰度相对较低(1kV)，因此在I/O 端口使用此类器件可能会导致ESD 损坏。因此，根据这个理论，需要一个没有LDD的单独器件，但需要单独的ESD注入来创建更深的N+_S/D。这样可以将尖角倒圆并远离表面，从而明显提高ESD 破坏能力(4kV)。然而，在这种情况下，这个额外的MOS的栅极必须很长，以防止穿通，并且由于器件不同，因此必须单独提取器件的SPICE模型。

2）接触孔的ESD注入

当在LDD器件的N+漏极孔下方钻P+硼时，其深度必须超过N+漏极（漏极）的深度。这可能会降低原来的漏极击穿电压（8V至6V），因此LDD击穿在LDD尖角击穿发生之前保护漏极和栅极击穿。因此，这种设计允许器件尺寸保持不变，MOS结构保持不变，因此不需要重新提取SPICE模型。当然，这种智能是用在非硅化物工艺中的。否则，将无法进行接触和注射。

3）SAB（自对准硅化物块）

通常，采用硅化物/SAlicide工艺来降低MOS的互连电容，但在输出端工作时，器件的负载电阻较低，外部ESD电压变为满负载。由于LDD和栅极结构之间的区域容易被击穿损坏，因此输出级MOS硅化物/自对准硅化物通常采用SAB（SAlicide Block）掩膜来阻挡RPO，防止硅化物。虽然成本更高，但可以将ESD 电压从1kV 提高到4kV。

4）串联电阻法

这种方法不需要额外的光掩模，并且应该是最具成本效益的。原理与第三种加电阻的方法（SAB）类似。我特意串联了电阻（Rs_NW、HiR 等）。等），这也达到了SAB法案的目的。

2. 设计中的ESD

这完全取决于设计师的努力，有的公司已经给客户提供了带有设计规则的解决方案，客户只要按照图纸来就可以了，有的公司不需要依赖自己的设计师，很多设计规则都写好了，这只是指南/参考，并非保证。

通常，栅极/源极/体短路在一起，漏极结放置在I/O 端以承受ESD 浪涌电压。 NMOS称为GGNMOS（栅极接地NMOS），PMOS称为GDPMOS（栅极）。 - 漏极PMOS）。以NMOS为例，栅极关闭，源极/bulk PN结原本短路至0偏置，但当输入/输出端施加较大电压时，漏极/bulk PN结短路。引起雪崩击穿，瞬间向Bulk施加很大的电压，Bulk/Source的PN由于电流与衬底电阻之间的电位差而变成正向偏压，这个MOS的寄生水平NPN管变成放大区（发射结正向偏压，集电极结在反向偏压下表现出其特性）并起到保护作用。 PMOS 的推导类似。

看似简单的原则，但设计的本质（诀窍）是什么？如何触发BJT？如何维护？如何支持HBM2KV或4KV？

如何触发呢？需要足够的衬底电流，后来发展出了现在常用的多指并联结构(multi-finger)。但这种结构的主要技术问题是，由于基区宽度增大，放大倍数降低，不易打开。此外，随着手指数量的增加，均匀导通每个手指变得困难，这也是ESD设计的瓶颈。

如果你想改变这个问题，大概有两种方法可以做到（因为触发是电压，电压的提升要么是电阻，要么是电流）： 1. 使用SAB（SAlicide-Block）在上面形成一个高电阻。 O漏极：非硅化物区域增加漏极阻挡电阻，使ESD电流分布更加均匀，从而提高放电能力；2.P-ESD（内部拾取imp，上述接触孔P+ESD imp之类）。 ），将P+放置在N+漏极下方，以降低漏极的雪崩击穿电压，获得更大的雪崩击穿电流（具体参见文献文章： Inner Pickup on ESD of multi-finger NMOS。（见pdf）。

关于ESD，我想与您分享两个小常识。

1）NMOS通常具有更好的特性，但PMOS实际上具有更好的特性，并且PMOS通常比NMOS具有更好的ESD抵抗特性。其原因与HCI效应相同，主要有以下几点。当NMOS失效时，会产生迁移率非常高的电子，因此如果Isub很大，很容易使体/源极正向导电，但对于PMOS来说就很难了。

2）触发电压/保持电压：的触发电压当然是上面提到的第一个拐点（拐点），即寄生BJT的击穿电压，并且必须在BVCEO和BVCBO之间。保持电压必须持续保持，但如果不发生闩锁条件，则会发生二次击穿（热破坏）并发生损坏。另一个概念是二次击穿电流。进入闩锁后，I^2*R 的热量迅速增加，硅熔化。这是为了限制电流。您可以控制W/L 或添加更高的电流限制。电阻，最简单、最常用的方法是增加漏极距离/增加SAB距离（ESD规则中常用的方法）。

3. 栅极耦合ESD技术

我们提到多指ESD 设计的瓶颈是导通均匀性。假设有10根手指。如果发生ESD放电，这10个手指可能不会同时导通（通常是（击穿）。在（通过）的情况下，最初可能只有2-3个手指导通。这往往是因为布局不允许每个手指的相对位置和拉线方向完美匹配。当一个手指导通时，ESD电流集中方向流动；对于3个手指，其他手指保持闭合，因此ESD防护能力为相当于只有2-3个手指的防护能力，而不是一个手指的防护能力，10个手指的防护能力，这就是尽管元件尺寸增大，ESD防护效果却没有达到预期改善的主要原因。增加面积并没有提供预期的那么多ESD增强。我该怎么办？其实很简单，降低Vt1（触发电压），增加流向栅极的电压，使板首先导通而不是击穿，预传导并产生衬底电流传导状态允许每个手指承受ESD 电流并提供真正的大面积ESD 效果。

手指也会开启并导电，使每个手指能够承受ESD 电流并提供真正的大面积ESD 效应。

然而，这种GCNMOS ESD设计的缺点之一是，当沟道导通时，会产生电流，容易导致栅极氧化层击穿。因此，这不是一个好的ESD设计方案，而且有源面积越小，栅极电压效应就越大，有源面积越大，就越难理解，因为它变得更难打开。

4.还有复杂的ESD保护电路：可控硅（SCR:可控硅）

(SCR:可控硅)

前面提到的CMOS的寄生PNPN结构是导致latch-up的触发因素，通过ON/OFF来保护电路，但是只要利用抑制之前latch-up的因素就可以重新考虑——上群岛如果发生也没关系，但它只适用于布局，不适用于流程。否则，闩锁将再次失败。

最后，ESD设计的学问太深了。我在这里介绍一些科普的想法。基本上，ESD解决方案包括以下几种方法：电阻分压器、二极管、MOS、寄生BJT、SCR（PNPN结构）等方法。另外，ESD不仅与设计有关，还与FAB工艺有关，我对它不太熟悉，所以无法更详细地讨论。当然，专业技能的学**永无止境，只有在工作中不断学**，才能产生更高的收入和效率。